FZP技術による完全CMOS化

CoolRunnerシリーズCPLDは、全く新しいザイリンクス独自のFast Zero Power（FZP）技術により、完全CMOS化したプロダクトターム（積項）を構成。供給電圧が1.8Vにも関わらず、スタンバイ電流は100μA（マイクロアンペア）以下と業界最小に加え、最大300MHzという高性能を達成しています。また、超小型／薄型パッケージで提供し、バッテリ駆動型の携帯情報端末などに最適です。また、CoolRunner-II製品ファミリの低消費電力の特徴を備え、電圧レベル変換およびデバイス間インタフェースもサポートのCoolRunner-IIAデバイスも提供しています。マイクロリードフレーム(MLF: Micro Lead Frame)という新しいチップスケール・パッケージのオプションは、標準のQFP (Quad-Flat Pack)パッケージと同程度の価格でデバイスのフットプリントの縮小を可能にします。

業界最小の消費電力

マクロセル数128個のデバイス に50MHzで動作する8個の16ビット・カウンターを構成して計算した消費電力及びスタンバイ消費電力をあるセンスアンプを用いたCPLDとCoolRunnerシリーズの消費電力を比べると、CoolRunnerの動作時の消費電力が６６ｍWとなりスタンバイ時には、330μW。CoolRunner-IIではさらに、動作時には１０ｍWとなりスタンバイ時には、非常に低い、１８０μWの消費電力を実現できました。

CoolRunner-IIAに追加されたアーキテクチャ

QFGパッケージ

32マクロセルでは新たに 5mm × 5mm QFG32パッケージを64マクロセルでは新たに 7mm × 7mm QFG48パッケージが追加されています。

I/O Bank の増加

CoolRunner-IIAの32マクロセル、64マクロセルデバイスはI/Obank数が２つに増加しています。

CoolRunner-II全体のブロック

CoolRunnerシリーズは論理部分を形成するPLAブロックとI/Oピンの入出力設定等を行う I/Oブロック、入力又はフィードバックされた信号をPLAブロックに配線するための配線領域ブロックから構成されています。全体のブロックの基本構造はCoolRunner、CoolRunner-II共に同等です。

PLAブロック

PLAブロックはプログラマブルANDとプログラマブルORのアレイとFFを中心としたマクロセルで構成されています。 AIM（Advanced Interconnect Matrix）から最大40本のFan-inが可能です。また、プログラマブルAND、ORのアレイから56本のプロダクトタームをMacrocellへ入力することができます。

CoolRunnerではPLAブロック内のFoldBack NANDを使用して実効的な積項幅を増やすことが可能です。これらの構造はすべてのローカル積項がロジック入力として使用する反転積項を効率良く提供します。

マクロセル

マクロセルではFF毎に、D/T型FFまたはLatchまたはDual EdgeとしてFFを動作させるのか選択することができます。またCLKを立上りとしてたたくのか立下りでたたくのかを選択することができます。さらに、PLAからの信号を直接AIMへFBする配線と FFを介してフィードバックする配線が用意されていますので柔軟な回路構成が可能になります。

I/O Block

CoolRunner-IIのI/Oブロックでは最大４つのI/Oバンク毎に電圧を変えることができるのでマルチ電圧システムを用意に設計することが可能です。また、雑音をデバイス内で調整することが可能となる入力ヒステリシス機能を備えています。さらに、MC数128以上のデバイスではSSTLやHSTLなどの高度なチップ/メモリー間標準インタフェースもサポートしています。

マルチI/O

CoolRunner-IIにはI/O Bankが最大４つ用意されています。Bank毎に電圧を変えることでマルチ電圧システムを用意に設計することが可能になります（1.5V、1.8V、2.5V、3.3V）。

入力ヒステリシス

CoolRunner-IIにはシュミットとリガを内蔵した400mV Input Hysteresisがサポートされていますので雑音が多い低速のアナログ信号もノイズ対策が可能です。

Data Gate

CoolRunner-IIにはピン毎あるいは全ピンに対してDate GATEアーキテクチャを使用できます。入力ピンをディセーブルにする、あるいは未使用ピンをディセーブルにすることにより消費電力を最小限 に節約することが可能です。

クロック管理

CoolRunner-IIではChip内部のFF毎に立上り/立下りのダブルエッジで動作させることが可能です（Clock Doubler）。また専用セルでは入力クロックを標準値（2,4,6,8,10,12,14,16）で分周することができます（Clock Divider）。上記のClock DoublerとClock Dividerを組み合わせることによりCoolRunner-IIのクロック マネジメント機能、CoolClockは入力クロックを 2分周した後に出力レベルでクロックを2倍にして、同じ性能を維持すると同時に内部配線の消費電力を削減することができます。

チップスケールパッケージ

CoolRunner-IIでは省スペースが求められる用途向けに小フットプリントのパッケージCSP（Chip Scale Package）をご用意しています。