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Spartan-IIEシリーズはVirtex-Eのアーキテクチャを使用した量産向けの低価格FPGAです。
Spartan-IIEシリーズは50Kから600Kまでのシステムゲート集積度、最高514までのI/Oを持ち LVDS、HSTL、PCI を含む 19 の規格をサポートします。DLL、分散 RAM、ブロック RAMといった機能で今日のデジタル コンバージェンス製品の開発に必要なリソースを提供します。 |
基本的なアーキテクチャはVirtex-Eと同じです。LVDSなどの差動信号サポート、4KBitのBlockRAM、DLLによるクロックスキューの低減、CLBなどの構造をそのまま引き継いでいます。
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Spartan-IIE FPGAは他の低価格FPGAと異なり、類似したパッケージ オプション間での集積度マイグレーションを容易に実行します。VCCとGNDの相対的な位置をパッケージ間で常に保持するために、集積度の異なるデバイス間でのマイグレーションでも実行後にボードを再度レイアウトする必要がありません。
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Spartan-IIファミリはVirtexシリーズの量産ターゲット低価格製品になります。
複数のI/O規格（5Vトレラントを含む）のプログラマブル・サポート、オンチップ・ブロックRAM、チップ・レベルとボード・レベルのクロック制御両用にDLL（デジタルディレイロックド・ループ）など、一連の先端FPGA技術を提供しています。Spartan-IIデバイスの搭載する諸機能により、システム・デザインに要求されるPLL（フェイズロックド・ループ）、FIFO、I/Oトランスレータ、システム・バス・ドライバなど、数多くの単純なASSPが不要になります。 |
基本的なアーキテクチャはVirtexと同じです。Select-IO、4KBitのBlockRAM、DLLによるクロックスキューの低減、CLBなどの構造をそのまま引き継いでいます。
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Spartan-II/-IIEシリーズFPGAは、CLBと基本論理ブロックとエンベデッドなブロックメモリにより内部論理を構成します。またSelect-IO機能により8つのBANKでLVTTL、SSTL2、PCIなど様々なインターフェイスをサポート可能です。全てのIOBでDDR対応のレジスタが搭載されている為、DDRメモリなどのインターフェイスも容易に実現する事が出来ます。4本のグローバルクロックとデジタルPLL(DLL)により低スキューで高速な回路を実現します。
※ SpartanシリーズとVirtexシリーズのピン互換は御座いません。
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 ＣＬＢ(Configurable Logic Block)
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シンプルなロジックブロック
Spartan-II/-IIEシリーズのCLBは2つのSliceという最小の論理ブロックで構成されています。各Sliceは2つの4入力LUTと2つのフリップフロップを基本構成として、CLB間を接続するキャリーロジック、2つのBUFTなどが搭載されています。 |
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最大16bitのMutiplexer
各Sliceには4×1 & 8×1 Muxesも搭載され最大8入力の信号を1つのSliceで取り扱うことが出来、更に1つのCLBには18×1のMuxeも搭載されている為、1CLBでトータル16入力の信号を取り扱うことが出来ます。
ＬＵＴの16bitメモリ機能
各LUTはロジックとして使用する代わりに16bitのメモリとしても使用することが可能です。1つのLUTで16×1S、1Slice=2LUT=32×1S、16×1Dとしても使用でき、更に複数使用してより大きなメモリを構成することも可能です。
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IOB（Input/Output Block）
Spartan-II/IIEのIOBは双方向の1入力ピンに対して入力レジスタ、出力レジスタ、トライステート制御用レジスタを持っています。
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SelectIO Banks
Spartan-II/-IIEのIOBはデバイス全体で8つのBANKにわかれ、それぞれ別々の電源電圧（Vcco）を持つ事により、各BANKごとに別々のIO標準をサポートすることが可能となっています。各BANK毎に、高性能I/O規格に対応し、LVTTL以外にもPCI、SSTLなどの様々なIO標準に準拠しています。またSpartan-IIEではLVPECL、LVDS、BLVDSなどの高速I/Oをサポートしており高速インタフェースを実現します。
サポートしているI/O標準
| Standard |
Voh |
Swing |
Application |
Spartan-II |
Spartan-IIE |
| LVTTL |
3.3 |
na |
General purpose |
○ |
○ |
| LVCMOS2 |
2.5 |
na |
General purpose |
○ |
○ |
| PCI 33MHz 3.3V |
3.3 |
na |
PCI |
○ |
○ |
| PCI 33MHz 5.0V |
3.3 |
na |
PCI |
○ |
|
| PCI 66MHz 3.3V |
3.3 |
na |
PCI |
○ |
○ |
| GTL |
na |
0.80 |
Backplane |
○ |
○ |
| GTL+ |
na |
1.00 |
Backplane |
○ |
○ |
| HSTL-I |
1.5 |
0.75 |
High Speed SRAM |
○ |
○ |
| HSTL-III |
1.5 |
0.90 |
High Speed SRAM |
○ |
○ |
| HSTL-IV |
1.5 |
0.75 |
High Speed SRAM |
○ |
○ |
| SSTL3-I |
3.3 |
0.90 |
Synchronous DRAM |
○ |
○ |
| STTL3-II |
3.3 |
1.50 |
Synchronous DRAM |
○ |
○ |
| SSTL2-I,II |
2.5 |
1.10 |
Synchronous DRAM |
○ |
○ |
| AGP |
3.3 |
1.32 |
Graphics |
○ |
○ |
| CTT |
3.3 |
1.5 |
High Speed Memory |
○ |
○ |
| LVCMOS18 |
1.8 |
na |
General purpose |
|
○ |
| LVDS |
2.5 |
na |
High Speed Interface |
|
○ |
| BusLVDS |
2.5 |
na |
High Speed Interface |
|
○ |
| LVPECL |
3.3 |
na |
High Speed Interface |
|
○ |
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4KbitのシンクロBlockRAM
Spartan-II/-IIEでは、エンベデットなメモリブロックを複数搭載しています。このメモリブロックはBlockRAMと言われ、1つのBlockRAMで4kbitのメモリ容量を持っています。完全Dual-Port RAMで2つの独立したリード･ライトポートを持ち、シングルポートRAM、ROMとしても使用することが可能です。
BlockRAMの変更可能なビット幅と深さ
| Width |
Depth |
ADDR |
DATA |
| 1 |
4096 |
(11:0) |
(0:0) |
| 2 |
2048 |
(10:0) |
(1:0) |
| 4 |
1024 |
(9:0) |
(3:0) |
| 8 |
512 |
(8:0) |
(7:0) |
| 16 |
256 |
(7:0) |
(15:0) |
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クロックマネジメント回路Delay Locked Loop(DLL) |
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BUFG（グローバルバッファ）
Spartan-II/-IIEはデバイス全体低スキューで駆動可能なグローバルバッファ（BUFG）を4本持ってます。
DLL（ディレイ・ロックド・ループ）
Spartan-II/-IIEにはデバイス内部におけるクロック入力パッドと内部クロック入力ピンの間のスキュールを除去するＤＬＬ（ディレイ・ロック・ループ）を持っています。また2倍のクロック、分周、位相の調整などが可能です。Spartan-II,Spartan-IIEには4個 DLLが搭載されています。
DLLのクロック生成
- 2X Clock は50:50 duty cycle
- 1X Clock 50:50 duty cycleへ補正機能あり
- 位相操作（90℃、180℃、270℃）も可能
- 1.5,2,2.5,3,4,5,8,16分周可能
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