プログラマブル･システムの新時代を牽引

Virtex FPGA-Eファミリは、高性能で大規模なプログラマブル・ロジック・ソリューションを提供します。Virtex-E ファミリは 0.18 マイクロン、6 層メタル シリコン プロセスで製造されており、コア電源も1.8Ｖとし、Virtexシリーズの速度と集積度をさらに増大させたファミリーになります。更に従来のVirtexシリーズのSelectIOに加え、LVDS,LVPECLなどの差動信号をサポートすることにより高速なインタフェースを実現できます。

Virtex-E全体のブロック

FPGAの定義を一新

Virtex シリーズFPGAは異なる複数の I/O 標準を介し高速にチップ間通信を可能にするソリューション、デバイス内外部からの多数のクロック信号の同期化、種々のメモリ管理機能サポートなど、これまでのデザイン上の問題を解消できる数々の新機能をサポートした最初のFPGAです。従来のASIC、特にスタンダードセルデバイスが使用されていたように、システムの基幹部品として使われるように設計されています。従来、100 万システムゲート FPGA を構築するにはテクノロジの特定デザインの最適化が必要でしたが、Virtex アーキテクチャでは0.22マイクロンプロセス技術の採用が 100 万システムゲートという高集積度を実現し、 5 層メタル レイヤの特長を充分に活用した結果、豊富な高性能配線リソースの提供が可能となりました。このアーキテクチャは 5 万から 100 万システム ゲートまでをスケーラブルに製造でき、Virtex シリーズFPGA は 9 種の デバイスで提供されています。 コア電源は2.5Ｖになります。

Virtex全体のブロック

ＣＬＢ(Configurable Logic Block)

シンプルなロジックブロック

Virtex/-EシリーズのCLBは2つのSliceという最小の論理ブロックで構成されています。各Sliceは2つの4入力LUTと2つのフリップフロップを基本構成として、CLB間を接続するキャリーロジック、2つのBUFTなどが搭載されています。

最大16bitのMutiplexer

また各Sliceには4×1 & 8×1 Muxesも搭載され最大8入力の信号を1つのSliceで取り扱うことが出来、更に1つのCLBには18×1のMuxeも搭載されている為、1CLBでトータル16入力の信号を取り扱うことが出来ます。

ＬＵＴの16bitメモリ機能

各LUTはロジックとして使用する代わりに16bitのメモリとしても使用することが可能です。1つのLUTで16×1S、1Slice=2LUT=32×1S、16×1Dとしても使用でき、さらに複数使用してより大きなメモリを構成することも可能です。

複数の電源規格に対応可能なIO標準

IOB（Input/Output Block）

Virtex/-EのIOBは双方向の1入力ピンに対して入力レジスタ、出力レジスタ、トライステート制御用レジスタを持っています。

エンベデッド・メモリ・システム

4KbitのシンクロBlockRAM

Virtex/-Eでは、エンベデットなメモリブロックを複数個搭載しています。このメモリブロックはBlockRAMと言われ、1つのBlockRAMで4ｋｂｉｔのメモリ容量を持っています。完全Dual-Port RAMで2つの独立したリード・ライトポートを持ち、シングルポートRAM、ROMとしても使用する事が可能です。

BlockRAMの変更可能なビット幅と深さ

クロックマネジメント回路Delay Locked Loop(DLL)

BUFG（グローバルバッファ）

Virtex/-Eはデバイス全体低スキューで駆動可能なグローバルバッファ（BUFG）を4本持ってます。

DLL（ディレイ・ロックド・ループ）

Virtex/-Eにはデバイス内部におけるクロック入力パッドと内部クロック入力ピンの間のスキュールを除去するＤＬＬ（ディレイ・ロック・ループ）を持っています。また2倍のクロック、分周、位相の調整などが可能です。

• VirtexFPGAに4個のDLLを搭載
• Virtex-E FPGA に8個のDLLを搭載

DLLのクロック生成

• 2X Clock は50:50 duty cycle
• 1X Clock 50:50 duty cycleへ補正機能あり
• 位相操作（90℃、180℃、270℃）も可能
• 1.5,2,2.5,3,4,5,8,16分周可能