各アプリケーション、規格別、評価用ＩＰダウンロード、リファレンスデザインなどお客様のニーズに合ったＩＰソリューションをご提案しています。

IPの種類

東京エレクトロンデバイスオリジナルＩＰ 東京エレクトロンデバイス製オリジナルＩＰ。リーズナブルな価格でVHDLまたはVerilogソースにて提供しています。 Logicore ザイリンクス社提供のオリジナルＩＰ Alliance Core ザイリンクス社認定のＩＰベンダーが提供しているＩＰ ザイリンクスアプリケーションノート ザイリンクス社FPGA/CPLDを活用したデザインの参考事例が数多く提供されており、一部無償ダウンロード可能なリファレンスデザインも提供中。

IP一覧

東京エレクトロンデバイスオリジナルＩＰ 東京エレクトロンデバイスでは、社内の設計開発センターにおいて高付加価値な「デザインサービス(設計受託業務)」を展開しています。長年に渡り培ってきた設計開発経験を生かしてオリジナルのIPコアの開発、販売も行っています。

ザイリンクス社の認定デザインセンター「XPERTS」メンバーとして、国内において幅広く設計開発委託業務を展開しています。

≫TED デザインサービスの詳細（TED inrevium事業部 WEBサイトへリンク）

TED IPラインアップ

JPEGエンコーダ・デコーダIP（TD-JPEGip） ≫TD-JPEGip詳細 （TED inrevium事業部 WEBサイトへリンク） ザイリンクスFPGA用に最適化！ 設計自由度が高く、採用実績に裏打ちされたハイクオリティなJPEG IP ■特徴■ 完全同期設計 お客様周辺回路との組み合わせが容易 ソースコード提供 さらなる高速化やお客様の独自仕様を盛込むのに最適 サイトライセンス契約、ロイヤリティフリー デザインサービスによるカスタマイズ対応可能（有償）

• VHDL又はVerilog_HDLのソース提供
• ModelSimでのシミュレーション環境を提供

TEDのIPソリューション

東京エレクトロンデバイスでは単なるIPコアの販売だけでなくお客様の仕様に合わせた、IPコアのカスタム、周辺回路の設計、ザイリンクスIPコアなどの使用、さらには基板、ファームフェアまでトータルなソリューションを提供しています。 TEDデザイン サービス オリジナルIPコアの使用 IPコアのカスタマイズ 周辺回路の作成 ボード作成 ファームウェア 汎用IPの使用

お勧めIPコアソリューション

既存のADPCMチップ　安いFPGAに置き換えませんか？
≫TED ADPCMソリューション

ノースウエストロジック社 IPコア製品

ノースウエストロジック社は、1995年に米国オレゴン州ビーバートンで設立、FPGAやASIC向けに高性能で使いやすいIPコア製品を提供しています。
メモリコントローラ、PCI Express、PCI-X、PCIやMIPIなどのIPコア製品がございます。

＜ノースウエストロジック社 IPコア製品の特徴＞

• High performance 高速クロックや高速スループットをサポート
• Easy to use シンプルなユーザインタフェースと設定など
• シリコン上での動作検証
• 機能検証スイートの提供
• ザイリンクス社 Virtex-5 FXT/LXT/SXT全ファミリー、およびASICのサポート
• トップレベルの技術サポート
• カスタム、およびインテグレーションサービス

≫PCI Expressソリューション（ノースウエストロジック社 WEBサイトへリンク）

≫メモリインターフェースソリューション（ノースウエストロジック社 WEBサイトへリンク）

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≫ノースウエストロジック社 WEBサイトへリンク

サンプリファイシステムズ社ＩＰ

ロスレス（可逆圧縮）とリアルタイム性の両方を兼ね備えた新しい圧縮アルゴリズム、ロスレスリアルタイム圧縮・伸張技術「Prism™」

サンプリファイシステムズ社のロスレスリアルタイム圧縮・伸張技術 「Prism™」は、CT（コンピュータ断層撮影装置）・ATE（自動試験装置）・ワイヤレス基地局などの医療機器・産業機器・通信インフラ向けアプリケーションにフォーカスし、ロスレス（可逆圧縮）とリアルタイム性の両方を兼ね備えた新しい圧縮アルゴリズムです。

本技術を用いることにより、既存のハードウェアを活かしながら、さらなる大容量データ伝送を可能にします。　また、次世代機器開発では、部品点数の削減や安価な部品を利用する可能性が広がり、発熱、消費電力、製品コストの削減を実現します。さらに、データの劣化が許されない分野に高いリアルタイム性をもったソリューションを提供します。連続性のあるデータの特徴をとらえて圧縮する「Prism™」は、アプリケーションの依存性が低いため、多様なアプリケーションへの対応が可能です。

＜IPの基本情報＞

≫圧縮率の事前確認を行うアナライズソフトウェアをご用意しています。（東京エレクトロンデバイスWebサイトへリンク）

≫サンプリファイシステムズ社　A/Dコンバータ「SAM1600ファミリ」

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≫サンプリファイシステムズ社 WEBサイトへリンク

アイウェーブ・ジャパン社「iW -86SOC」

iW -86SOCは、NECV53CPU及びインテル80186CPUと互換があり、周辺チップの機能も含めてSpartan-3 GenerationシリーズのFPGAで実現したIP製品です。

基本仕様

• iW -86 CPUコア
  • バスインタフェースユニット
  • バス競合調停ユニット
  • ウエイト制御ユニット
  • リフレッシュコントロールユニット
• マルチプロトコルシリアルコントローラ(Z8530及びuPD72001相当)
• 8254プログラマブルタイマー
• PCI ホスト、マスター、ターゲットコントローラとFPGA内メモリ
• 周辺入出力、メモリバスインタフェース
• CPUオンチップ周辺回路
• プログラマブル16ビットタイマ(8254互換)
• シリアルコントローラ(8251互換)
• 割込コントローラ（8259互換）
• DMAコントローラ（8237互換）

≫iW -86SOC詳細情報（アイウェーブ・ジャパン社WEBサイトへリンク）

コアの特徴

• 80186命令互換
• 部品コストの削減
• クロックを上げることでパフォーマンスが向上
• 長期安定供給が可能

ブロック図

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≫アイウェーブ・ジャパン社 iWaveのIP製品一覧

デナリソフトウエア社と共同開発「DDR2 SDRAM PHYデザイン」

DFI(DDR PHY Interface)に準拠したVirtex-5対応｢DDR2 SDRAM PHYデザイン」でLSIの開発期間の短縮が可能に

この度、デナリソフトウエア社と東京エレクトロン デバイスは、DDRメモリコントローラとPHYの標準インタフェースであるDDR PHY Interface (DFI)に準拠した、Virtex-5上で動作する｢DDR2 SDRAM PHYデザイン」を共同開発しました。 このDDR2 SDRAM PHYデザインは、DDRの特殊なメモリコントローラ設計における多大な開発やインテグレーション作業を短縮することができ、高速DDR2インタフェースを用いたLSIの開発が短期間にかつリスクを軽減して実現することができます。
また、このDDR2 SDRAM PHYと、多数のLSIに実装実績のあるデナリソフトウエア社のメモリコントローラ設計IP「Databahn」、東京エレクトロン デバイス「Virtex-5マルチ・アプリケーション評価プラットフォーム(TB-5V-LX110/220/330-DDR2)」を組み合わせることにより、効率のよい設計・開発が実現可能です。

≫Databahn詳細（デナリソフトウエア社Webサイトへリンク）
≫Virtex-5マルチ・アプリケーション評価プラットフォーム(TB-5V-LX110/220/330-DDR2)詳細

DFI(DDR PHYインタフェース)について

DFI仕様の目的は、コストを削減し、市場投入までの時間を短縮するために、メモリ･コントローラのロジックとDDR PHYインタフェース間の共通のインタフェースを定義し、メモリ･システムを構成する個々のコンポーネントを再利用できる可能性を高めることです。DFI仕様は、ARM、Denali、Intel、Rambus、Samsung、およびSynopsysを含む半導体、IP、および電子機器設計自動化(EDA)業界で認められた有力企業の献身的専門家によって開発されています。 DFI仕様では、統合コストを削減しながら性能とデータ処理スループットの効率を高めることを目的として、メモリ･コントローラのロジックとDDR PHYインターフェイス間のインターフェイス･プロトコルが定義されています。DFI仕様レビジョン1.0は、2007年1月に製品開発目的で発表されました。詳細については、http://www.ddr-phy.orgをご覧ください。

DFIのメリット

• 開発やインテグレーションなどの煩雑な作業からの解放
• 検証作業の切り分けが容易
• 市販のDFI対応IPの利用が可能

• ベンダ選択肢の増加
• ベンダ固有のインテグレーションの作業が軽減
• 設計再利用時の負荷軽減

• 設計の加速
• リスク軽減の実現
  

≫DDR2 SDRAM PHYデザイン（Verilog-HDLソースコード） TED Support Webにて公開しています。

≫デナリソフトウエア社　WEBサイトへリンク

アピカル・リミテッド IP

ザイリンクスFPGAで実現できるリアルタイム・ダイナミックレンジ補正技術 「iridix」と高性能ノイズリダクション技術

アピカル社の画像処理技術 iridix は、人間の網膜の動きを模倣したアルゴリズムによるダイナミックレンジ補正技術をIPとして提供しています。撮影現場で肉眼で目にしていたイメージに限りなく近いアウトプットを、ダイナミックに出力します。iridix は、フレーム内のエリアを参照しながらピクセル単位でダイナミックに輝度を変えます。それにより、どのようなシーンでもどのような鑑賞環境下でも、最も自然なイメージを再現する事が出来ます。

iridix 及び ノイズリダクション IPコア　アプリケーション適用例：

カメラ アプリケーション：デジタルカメラ、ビデオカメラ、セキュリティカメラ　 ディスプレイアプリケーション：フラットパネルディスプレイ、モバイル端末、プロジェクタ　等

iridix のダイナミック補正とは

iridix 特徴

• リアルタイムに、アダプティブに、ピクセル単位でダイナミックレンジを補正
• SDTV及びHDTV(720p，1080i）サポート
• 16メガピクセルまでの静止画サポート
• サポート映像フォーマット
• - 4:2:2 YUV ITU656 (8/10-bit interleaved,16/20-bit non-interleaved)
• - 4:4:4 YCrCb (24/30-bit)
• - 4:4:4 RGB(24/30-bit)
• I2Cパラメータコントローラ
• リアルタイムビデオエンハンスメント/高品質画像/小さなコアフレームメモリ不要
• サポートデバイス：ザイリンクス Spartan-3E/3, Virtex-4/II

iridix と一般的なガンマ補正の違い

典型的なディスプレイパイプラインと iridix 処理

Spartan-3A/AN/A DSP搭載評価ボードにおける iridix とノイズリダクションの評価方法例

≫Spartan-3Eディスプレイ・ソリューション・ボード詳細

ノイズリダクションについて

アピカル社は、2種類の高度なノイズリダクションアルゴリズムをザイリンクスFPGA向けに提供しています。 「テンポラル・ノイズリダクション」は「3次元ノイズリダクション」としても知られるもので、再生ビデオからオブジェクトの 動きを検出・分析し、動きによるブラーリングを出さないままでランダムノイズを最大限に抑える為に、局地的にノイズ を平均化します。
「インフレーム・ノイズリダクション」は、動画の各フレーム毎・あるいは静止画に対し、適応性のあるノンリニアなフィル タリングをかけます。ノイズのあるエリアをスムージングしながらも、エッジやテキスチャは保持することができる高度なアルゴリズムです。 これらのモジュールは、独立しても連携させても使用できます。 また、高いS/N比で最高のダイナミックレンジ圧縮を達成するために、iridix の前処理として使用可能です。カメラノイズ、及び圧縮ノイズに適しています。

インフレーム・ノイズリダクション効果事例

テンポラル・ノイズリダクションの特徴

• 動きのある映像状態に適応
• 動画10フレームまでの局地的ノイズの平均化
• インターレースあるいはプログレッシブに対応
• 外部メモリ必要
• フレーム遅延なし
• 高速DDR/DDR2 メモリコントローラ内蔵

インフレーム・ノイズリダクションの特徴

• 高度なノンリニアのフィルタリング
• シャープネスとテクスチャを保持
• 輝度ノイズとカラーノイズを区別して処理
• 外部メモリ不要

ノイズリダクション　サポートフォーマット＆IF

• SDTV及びHDTV(720p，1080i）サポート
• 16メガピクセルまでの静止画サポート(インフレームのみ）
• サポート映像フォーマット
  • - 4:2:2 YUV ITU656 (8/10-bit interleaved,16/20-bit non-interleaved)
  • - 4:4:4 YCrCb (24/30-bit)
  • - 4:4:4 RGB(24/30-bit)
• I2Cパラメータコントローラ

ザイリンクスSpartan-3E インプリメンテーション情報

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≫アピカル・リミテッド　ホームページへリンク

アイベックステクノロジー社 IP

MPEG2 デコーダ IP

MPEG2 VideoデコーダIPは、FPGA１チップでHDTVに対応でき、並列度を高めることで16K×16Kの大画面出力や、HD10倍速等の特殊なニーズにもお答えします。

• 豊富な採用実績
• ハードワイヤード・ロジック
• 低周波数動作により、FPGA 1 チップでHD TV クラスのデコードを実現
• スケーラブル・アーキテクチャにより、性能を容易にアップすることが可能
• MPEG2 規格通りに忠実に演算（十分な演算精度を保証）
• FPGA により、アーキテクチャを実証済み
• エラー耐性
• 最大入力ビットレート600Mbps

MPEG2 エンコーダ IP

MPEG2 エンコーダ IPは、アイベックステクノロジー社 MPEG2 エンコーダをチューニングし、超低遅延で映像をエンコードします。MPEG2 デコーダとの組合わせにより、コーデック時間8msec以下を実現します

• ビデオエンコード機能
  • 対応クロマ・フォーマット： 4:2:2対応
  • 対応ピクチャ・タイプ：イントラ・ピクチャのみ
  • 最大エンコードサイズ： 2047 × 2047 まで
• 外部メモリ・インタフェース
  • 32bit幅：2系統（ビットストリーム用, YCフレーム・バッファ用）
• ストリーム出力インタフェース
  • ES出力
• ホスト・インタフェース
  • アドレス16、データ8、 CS、R/W信号
  • 非同期インタフェース（標準的なCPUバスに接続可能）

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株式会社デザイン・ゲートウェイ

シリアルATA-IP コア　（SATA-IIに対応）

シリアルATA(SATA)IPコアは、Serial ATA Revision 2.6に準拠しており、ザイリンクス社 Virtex-5 FPGAで動作するデザインとなっています。本IPコアはリンク層のみの提供ですが、リファレンスデザインとしてトランスポート層およびザイリンクス社提供3.0Gbps SATA-IIインタフェース用　20ビット150MHz RocketIO GTP物理層デザインが用意されており、PHYチップなしでSATA-IIハードディスクとの接続が可能です。

シリアルATA(SATA)IPコア付属のリファレンスデザインは、ザイリンクス社 製ML506ボード用にデザインされており、本IP コアの評価および本コアを使用したロジック開発ををすぐに行なうことができます。また本IPコアをML505/ML506ボード用時間限定版bitファイルを準備しておりますので、購入前に評価することができます。

評価版提供中
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TOE-IPコア （TCPオフローディングエンジン） ギガビットイーサネットに対応

TCPオフローディングエンジン(TOE)IPコアは、従来高価なハイエンドCPUを必要とされた複雑なTCP送信処理の一部を、本IPコアにより自動実行することで、低コストプロセッサでTCPの実装を可能とした画期的なソリューションです。 TCP/IPプロトコル処理のうち、高速動作を必要とする機能は全て本IPコアによって自動実行されるため、ホストプロセッサのCPU占有時間を大幅に削減します。リファレンスデザインとして、ザイリンクス社のFPGAに実装し、ホストプロセッサーとしてMicroBlazeを使用した、TCP送信デザインを用意しています。 また、ザイリンクス社製Spartan-3A DSP 1800ボードおよびML506ボード用デモファイルを準備しておりますので、購入前に本コアを実機で評価・お試し頂けます。

TOE-IPコアにより、TCP送信処理のうち負荷が重いものをハードウェア化するため、低コストFPGAおよびプロセッサでも最大900Mbps超、平均800Mbps超の実効転送速度を実現します。
Spartan3A DSP 1800ボードリファレンスデザインでの評価
ホストプロセッサとして、MicroBlaze(クロック62.5MHz)を使用
PCにてデータ受信 MSS 1460バイト

評価版提供中
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