各アプリケーション、規格別、評価用ＩＰダウンロード、リファレンスデザインなどお客様のニーズに合ったＩＰソリューションをご提案しています。

IPの種類

東京エレクトロンデバイスオリジナルＩＰ 東京エレクトロンデバイス製オリジナルＩＰ。リーズナブルな価格でVHDLまたはVerilogソースにて提供しています。 Logicore ザイリンクス社提供のオリジナルＩＰ Alliance Core ザイリンクス社認定のＩＰベンダーが提供しているＩＰ ザイリンクスアプリケーションノート ザイリンクス社FPGA/CPLDを活用したデザインの参考事例が数多く提供されており、一部無償ダウンロード可能なリファレンスデザインも提供中。

IP一覧

東京エレクトロンデバイスオリジナルＩＰ 東京エレクトロンデバイスでは、社内の設計開発センターにおいて高付加価値な「デザインサービス(設計受託業務)」を展開しています。長年に渡り培ってきた設計開発経験を生かしてオリジナルのIPコアの開発、販売も行っています。

ザイリンクス社の認定デザインセンター「XPERTS」メンバーとして、国内において幅広く設計開発委託業務を展開しています。

≫TED デザインサービスの詳細（TED inrevium事業部 WEBサイトへリンク）

MECHATROLINK-III IPコア

複数の精密な同期制御や高速性に重点を置いた
ネットワークに最適

MECHATROLINK-IIIは、これまで以上に高い伝送速度、伝送周期、伝送距離、最大スレーブ数を必要とするモーションフィールドネットワーク市場の要求に応えるために、MECHATROLINK協会によって開発された標準規格です。
　 東京エレクトロンデバイス（株）が提供するザイリンクス社FPGA向け本IPコアを採用することにより、ボード上の部品点数、開発コスト、及び開発期間の大幅な削減が実現可能となります。

特徴

■ Master/Slave機能の選択が可能
■ FPGAにCPUを内蔵し、RTOSを使ったインテリジェントな機能を1chipで実現することが可能
■ 16ビット、8ビットのCPUとの接続や、非同期バスとの接続もFPGA内部のリソースにて接続が可能
■ 最大66MHzのクロックに同期し、PCI等の高速同期バスとの接続においても、スループットを低下させることなく接続が可能

コア・スペック

■ ネットワーク ：MECHATROLINK-III ネットワークｘ2ポート（MIIインターフェイス100Mbps Full Duplexモード専用)
■ ホストインターフェイス　：32bit共有メモリインタフェース/32bitレジスタインタフェース
■ 割り込み　：2レベル割り込み要求出力
■ エンディアン ：リトルエンディアン

システム構成図

ブロック図

サポートFPGA

■ Spartan-6 LX FPGA
■ Spartan-6 LXT FPGA

リソース

型名

サイトライセンス ：　TIP-ML3-SITE （ネットリストでの提供となります）

≫MECHATROLINK協会 Webサイトへリンク

≫プレスリリース ザイリンクス社Webサイトへリンク

▲ページトップへ

V-by-One®HS IPコア

V-by-One®HSは従来よりも高いフレーム速度と高解像度を必要とするフラットパネル・ディスプレイ市場の要求に応えるために、ザインエレクトロニクス社（THine Electronics, Inc.）によって開発された規格です。
TEDが提供するザイリンクス社FPGA向け V-by-One HS IP コアを採用することにより、機器内のケーブル数、開発コスト、及び開発期間の大幅な削減が実現可能となります。

特徴

■ 機器内における高速ビデオ信号の伝送に最適
■ データレーン当り3.75Gbps（実効速度:3Gbps）までの伝送速度
■ スクランブル処理とクロック・データ・リカバリ（CDR）によるEMIの削減
■ 従来の伝送システムにおけるクロックとデータ間のスキュー問題をCDRにより解決

*カラービット幅とデータレーン数の対応はFPGAの型番に依存します
*16、32データ・レーンとも受託開発により対応可能です。

コア・スペック

■ Virtex®-6 FPGA の場合、データレーン当り 3.75Gbpsまでの伝送速度（Spartan®-6 FPGA の場合は3.125Gbps）
■ 1, 2, 4, 及び8データレーンに対応 （16, 32データ・レーン対応の受託開発も可能)
■ スウィング幅、プリエンファシス機能の柔軟な設定が可能
■ 柔軟なインプリメントとパッケージ互換

リンク・システム図

サポートFPGA

■Virtex-6 LXT/SXT FPGAシリーズ
■Spartan-6 LXT FPGAシリーズ

ブロック図

主要リソース

*PLL、BUFG数は、ユーザ回路側との兼ね合いなどで変動する可能性があります。

V-by-One HS マニュアル

■ データシート

■ 送信側ユーザーマニュアル

■ 受信側ユーザーマニュアル

型名

■プロジェクトライセンス　：TIP-VBY1HS-PROJ
■サイトライセンス　　　　　：TIP-VBY1HS-SITE

ライセンス条件

■Project License: 1製品に限り使用可能
■Site License: 1事業部（部）内にて使用可能
■ロイヤリティなし

≫Spartan-6 FPGA コンシューマ ビデオ キット(TB-6S-CVK) 詳細

≫V-by-One® HS オプションボード（TB-FMCH-VBY1）詳細

その他 IPラインアップ

画像スケーリングIP(TD-SCALEip)
≫TD-SCALEip詳細 （TED inrevium事業部 WEBサイトへリンク）	QVGAからFull-HDまで、幅広い解像度を実現する FPGA向けIPハードマクロ ■特徴■ QVGAからFULL HDの間でスケールアップ/スケールダウン可能 縦方向、横方向の独立したアスペクト比に自由に設定可能 デザインサービスによるカスタマイズ対応可能（有償）
インタレース-プログレッシブ変換IP（TD-DeINTip）
≫TD-DeINTip詳細 （TED inrevium事業部 WEBサイトへリンク）	インタレース映像をプログレッシブ映像に変換。 静動判定に応じた画像補間方式により滑らかな プログレッシブ画像を出力 ■特徴■ 動き適応型IP変換 NTSC・PAL版/HD対応版をの2種類を提供可能 2-3プルダウン検出 RTL（VHDL）ソースコード提供 デザインサービスによるカスタマイズ対応可能（有償）
JPEGエンコーダ・デコーダIP（TD-JPEGip）
≫TD-JPEGip詳細 （TED inrevium事業部 WEBサイトへリンク）	ザイリンクスFPGA用に最適化！ 設計自由度が高く、採用実績に裏打ちされたハイクオリティなJPEG IP ■特徴■ 完全同期設計 お客様周辺回路との組み合わせが容易 ソースコード提供 さらなる高速化やお客様の独自仕様を盛込むのに最適 サイトライセンス契約、ロイヤリティフリー デザインサービスによるカスタマイズ対応可能（有償）

• VHDL又はVerilog_HDLのソース提供
• ModelSimでのシミュレーション環境を提供

TEDのIPソリューション

東京エレクトロンデバイスでは単なるIPコアの販売だけでなくお客様の仕様に合わせた、IPコアのカスタム、周辺回路の設計、ザイリンクスIPコアなどの使用、さらには基板、ファームフェアまでトータルなソリューションを提供しています。

TEDデザイン サービス オリジナルIPコアの使用 IPコアのカスタマイズ 周辺回路の作成 ボード作成 ファームウェア 汎用IPの使用